CoWoS는 300mm 원형 웨이퍼에서 5.5x reticle이 단일 패키지의 물리적 상한. CoPoS는 사각 패널로 이 상한을 뚫어 8x+ reticle과 12+ HBM 스택을 가능케 한다.
낭비 영역 — 원형 웨이퍼의 사각 패키지 배치 시 가장자리 손실
패널 효율 — 사각 패널의 대면적 활용
5.5x reticle 패키지 (~68mm × 68mm)
8x+ reticle SoIC (대형)
HBM 스택
NVIDIA GPU · Reticle 로드맵
2024 · CoWoS-L
Blackwell
3.3x reticle
8 HBM3E · dual die
2H26 · CoWoS-L
Rubin (R200)
4x reticle
8 HBM4 · dual die + I/O die
2H27 · CoWoS-L
Rubin Ultra
5.5–9.5x reticle
12 HBM4E · quad die
2028+ · CoPoS
Feynman
8x+ reticle
12+ HBM4E/5 · SoIC 스택
SoIC란? — GPU 로직의 진화
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한 줄 요약 — SoIC = TSMC의 3D 적층 기술 이름. 지금까지 GPU는 다이를 옆으로(2D) 붙였는데, SoIC는 다이를 위아래로(3D) 쌓아 더 큰 로직 유닛을 만든다. Feynman 세대부터 이 방식으로 전환 예정 → "SoIC = 진화한 형태의 GPU 로직"이라고 이해하시면 돼요.
Reticle이란 — 노광 공정 한 번의 노출 영역(~26mm × 33mm = ~858mm²). "5.5x reticle 패키지"는 약 4,720mm² 크기(~68mm × 68mm)를 의미. 이보다 큰 패키지는 여러 reticle을 stitching해야 하는데, 여기에 물리적 한계가 있다.
웨이퍼의 진짜 한계 — 300mm 웨이퍼에 5.5x reticle 패키지는 10~16개는 들어간다(1개만 들어가는 게 아님). 문제는 단일 패키지 크기 상한이 5.5x에 사실상 묶여 있다는 것. 이유: reticle stitching의 정합 오차, 인터포저 warpage, 원형 웨이퍼 안에 담을 수 있는 사각 크기 제약이 겹침. 원형 가장자리 낭비는 여기에 더해지는 부차적 손실.
CoPoS의 돌파 — 사각 패널은 (1) 처음부터 대면적이라 8x+ reticle(약 6,600mm² 이상)의 초대형 패키지가 물리적으로 가능해지고, (2) 원형 낭비가 없어져 유효 면적 활용률이 크게 상승. HBM 스택 12개 이상 + SoIC 다이 여러 개를 한 패키지에 통합할 수 있게 된다.
왜 지금인가 — NVIDIA Rubin Ultra까지는 CoWoS-L의 5.5x reticle로 커버되지만, 그 다음 세대(Feynman)부터는 대역폭·용량 요구가 CoWoS 한계를 초과. 즉 CoPoS는 차세대 AI 칩의 필요조건이지 옵션이 아니다.