—
—
셋 다 인터포저는 있다. 다른 건 실리콘을 어디에 쓰느냐다
| 구분 | CoWoS-S | CoWoS-R | CoWoS-L |
|---|---|---|---|
| 인터포저 | 실리콘 슬래브 | RDL 스택 자체 | RI = RDL 양면 + 몰딩 + LSI |
| 미세배선 담당 | 실리콘 전면 | RDL | LSI 브리지 서브미크론 Cu |
| RDL 피치 | — | fine | wide |
| 수직 경로 | TSV · 전면 관통 | 없음 · 층간 비아 | TIV + LSI 내부 TSV |
| 한계 | 면적 ↑ → 수율 급락 | RDL 미세도 = 대역폭 한계 | 스텝 수 · LSI KGD |
없는 건 인터포저가 아니라 실리콘이다. R의 인터포저는 RDL 스택 그 자체 — TSMC 명명도 RDL interposer. "RDL 밑에 인터포저가 따로 있다"는 오해다.
LSI의 메탈 종류·층수·피치는 CoWoS-S와 같은 급이다. 대면적 실리콘 대신 작은 브리지만 쓰므로 수율 리스크가 작고, 그래서 면적을 더 키울 수 있다.
R은 fine pitch RDL이 필요해 대면적화에 불리하다. L은 미세배선을 LSI에 넘기고 RDL을 wide pitch로 쓰므로 패널 확장에 유리하다.
HBM 내부 TSV는 항상 존재하고 SoIC도 TSV를 쓴다. TSV 수요 ≈ HBM 단수 × 출하량. 인터포저 TSV만 S 믹스에 연동된다.
층당 99% 가정 · 개념 산술 모델
wpm을 늘려도 층수 증가와 패키지 대형화가 그 이득을 먹는다. 캐파를 단순 연환산해 공급 과잉을 논하는 시각이 놓치는 지점.
단계별 장비 · 소재 · 글로벌 / 국내
CoW의 본질은 '붙이기'가 아니라 '그리기'다 — 누가 그리느냐(실리콘 / RDL / LSI)가 구조를 가르고, 돈은 OSAT보다 전공정 장비·소재로 먼저 흐른다. TSV 수혜는 캐파가 아니라 S 믹스와 HBM 단수를 따라간다.